还在相信半导体制程?台积电已承认那是营销游戏
时间:2019-11-07 11:26:53

2016年7月14日,也就是两年多前,在知名合同制造商TSMC举行的新闻发布会上,一位行业分析师当场挑战TSMC,宣布其仍处于早期开发阶段的7纳米工艺与其竞争对手英特尔的10纳米工艺之间的性能比较。结果被无情地拒绝了。

这件事当时被三一人寿报道,因为TSMC的掩盖态度也激怒了他们的许多潜在客户。如果您仍然对这一事件印象深刻,您可能还记得高通当时的技术官员马特·格罗布(matt grob)毫不犹豫地大声说道,“是的!(是的)“这些晶圆制造商正试图将数字做得尽可能小,”他补充道,这意味着除了英特尔的“清白”,其他制造商,包括TSMC、三星和格罗方德都存在夸大工艺数字的问题,这导致了行业的震动。

现在,这场“进程说谎”风暴已经过去两年多了,TSMC的7纳米进程已经通过市场证明了它的成功:amd的ryzen第三代处理器、rx5700和radeon vii显卡、高通小龙855和Hes麒麟980……都可以说是TSMC 7纳米进程的优秀代表。相比之下,之前被认为“更可靠”和“不自夸”的英特尔10纳米处理器却姗姗来迟,这多少让人感叹半导体行业有点“变故”。

但是,你真的认为TSMC在这方面已经“改革”了吗?从对技术开发的热情来看,这可能是真的,但从技术本身和营销的角度来看,只能说TSMC的牛皮是随着时间积累起来的。

这是因为今天,在科技创新论坛会议上,TSMC·R&D主任兼技术研究副总经理黄汉森第一次代表政府正式承认“制造过程数据不真实”。用他的原话来说,“描述工艺水平的xxnm语句不再科学,因为它与晶体管的栅极没有绝对的关系。流程节点已经成为一种营销游戏,与技术本身的特性无关。”

理解这句话的人一定完全理解这句话。但是对于可能不理解的朋友,让我们给出一个简单的解释:据我们所知,主要的半导体制造商至少在20纳米时代是诚实的,这意味着通过他们的工艺生产的晶体管从源极到漏极的宽度(有时相当于栅极的宽度)实际上是20纳米。然而,人们可以想到一个简单的问题:当半导体公司继续开发新的工艺时,他们从一开始就知道开发的栅极宽度是16纳米,还是他们后来将其投放市场时才称之为16纳米?

所谓的过程最初应该是指通道的宽度。

答案当然是后者,因为推进半导体制造过程极其困难。事实上,即使真正的制造工艺水平从20纳米提高到19纳米,这也足以称之为升级进程。然而,消费者不这么认为,那些原始设备制造商客户也不这么认为。因此,只要半导体铸造公司“称”其(真实的)19纳米、18纳米或17.5纳米工艺为16纳米,其他铸造公司将被迫称之为下一代20纳米工艺(无论实际是多少)为16纳米甚至14纳米。此时,“16纳米”不是指真正的沟道宽度为16纳米的生产工艺,而是“比20纳米工艺领先一代的工艺”。事实上,这正是我们所知道的,整个半导体铸造行业的开始。

有了第一次,自然会有第二次。因此,12纳米和11纳米也不是指真正的工艺,而是指“在20纳米上改进工艺两次/三次”。以下8纳米、7纳米、甚至6纳米和2纳米都是相同的。

那又怎样?我们应该如何看待这种半导体制造吹嘘的行为?事实上,事情并不像人们想象的那么糟糕。一方面,真正的原始设备制造商客户确切知道他们使用的是哪种制造工艺。其次,我们仍然可以认为数量越小,但请注意,此时的半导体制造工艺数量只能用于同代工厂的垂直比较,而不能再用于不同代工厂的水平分析——例如,TSMC的5纳米工艺绝对优于TSMC的7纳米工艺性能,但它能超过英特尔的7纳米工艺性能吗?

情况可能并非如此。

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